用于i2c总线的用于热插拔保护电路、接口芯片及热插拔系统
技术领域
1.本发明涉及热插拔技术领域，总线作方具体地涉及一种用于i2c总线的热电路的制热插拔保护电路、接口芯片及热插拔系统。插拔插拔
背景技术：
2.如图1所示，保护次板上的接口及热i2c(inter-integrated circuit)设备与主板之间的数据通信的硬件实现依赖于i2c总线(包括定义的数据线sda和时钟线scl，下文也简称总线)及其适配的芯片系统次板电源vdd和地线gnd。但是用于，当次板上的总线作方i2c设备以板卡形式实现热插拔功能时，i2c总线及次板电源vdd的热电路的制插入顺序不可知，易造成i2c总线异常拉低或拉高，插拔插拔并干扰其他挂载在i2c总线上的保护设备；或者，由于上电顺序的接口及热原因，可能会输出错误的芯片系统电平信号。对此，用于现有技术方案通常是引入id总线，并在次板上配置与该id总线相适配的含有中断程序的监测设备，通过该监测模块来判断i2c设备的插入或拔出状态。但是，这一方案需要额外添加id总线和设计监测程序，往往造成更大的硬件负担和软件开销。
技术实现要素：
3.本发明实施例的目的是提供一种用于i2c总线的热插拔保护电路、接口芯片及热插拔系统，用于至少部分地解决上述技术问题。
4.为了实现上述目的，本发明实施例提供一种用于i2c总线的热插拔保护电路，包括控制电路、上拉电路和切断电路，所述控制电路的两个输入端分别接入i2c总线和次板电源vdd，输出端连接所述上拉电路的第一输入端，所述切断电路的输入端连接所述次板电源vdd，输出端连接所述上拉电路的第二输入端，所述上拉电路的输出端接入所述i2c总线。所述控制电路被配置为在所述次板电源vdd先插入的情况下，在设定时间导通所述上拉电路，以通过所述上拉电路来拉高悬空的i2c总线。所述切断电路被配置为在所述i2c总线先插入的情况下，切断所述次板电源vdd与所述i2c总线之间通过所述上拉电路形成的电流流入通路。
5.优选地，所述控制电路包括在所述次板电源vdd和所述上拉电路之间依次连接的定时电路和开关电路，所述上拉电路包括并联设置于所述i2c总线和所述切断电路之间的第一上拉子电路和第二上拉子电路，并且所述第一上拉子电路直接连接所述定时电路，而所述第二上拉子电路通过所述开关电路连接所述定时电路。其中，所述定时电路被配置为：在所述次板电源vdd先插入的情况下，在所述设定时间内导通所述第一上拉子电路和经过所述开关电路导通所述第二上拉子电路；以及在所述设定时间之后，断开所述第一上拉子电路，而驱动所述开关电路维持所述第二上拉子电路的导通。
6.优选地，所述切断电路包括连接所述第一上拉子电路的第一断路器和连接所述第二上拉子电路的第二断路器，且当所述第一上拉子电路和所述第二上拉子电路各自具有内部寄生二极管时，所述第一断路器和所述第二断路器分别为与对应的寄生二极管形成反向连接的二极管。
7.优选地，所述第一断路器和所述第二断路器分别是第一二极管d1和第二二极管d2。所述第一上拉子电路包括第一电阻r1和第一pmos管m1，所述第一电阻r1的一端连接所述i2c总线，另一端连接所述第一pmos管m1的漏极，所述第一pmos管m1的栅极连接所述定时电路，所述第一pmos管m1的源极经由所述第一二极管d1连接所述次板电源vdd。所述第二上拉子电路包括第二电阻r2和第二pmos管m2，所述第二电阻r2的一端连接所述i2c总线，另一端连接所述第二pmos管m2的漏极，所述第二pmos管m2的栅极经由所述开关电路连接所述定时电路，所述第二pmos管m2的源极经由所述第二二极管d2连接所述次板电源vdd。其中，所述第一二极管d1和所述第二二极管d2的正极接入所述次板电源vdd，负极接入相应的pmos管的源极。
8.优选地，所述第一电阻r1的阻值小于所述第二电阻r2。
9.优选地，所述定时电路包括：第三电阻r3和电容c1，其中所述第三电阻r3一端接入所述次板电源vdd，另一端接入所述电容c1的一端，所述电容c1的另一端接地，并且所述第三电阻r3和所述电容c1之间的连接线上引出该定时电路的输出端。
10.优选地，所述开关电路采用互锁逻辑门电路，且该互锁逻辑门电路的两个输入端分别接入所述定时电路的输出端和所述i2c总线。
11.本发明实施例还提供一种接口芯片，设置有上述任意的热插拔保护电路。
12.本发明实施例还提供一种用于i2c总线的热插拔系统，包括通过i2c总线实现数据通信的主板和次板，且所述次板上设置有上述任意的接口芯片。
13.优选地，所述次板上还设置有控制模块，该控制模块连接所述接口芯片和i2c设备，用于控制关联于所述i2c总线的通信。
14.通过上述技术方案，本发明实施例的热插拔保护电路无需专门的id线和监测装置，能够自动针对i2c总线的插入状态，将悬空总线拉高以及切断i2c总线到次板电源的电流流入通路，从而既解决了热插拔过程中由于插入顺序和上电顺序导致不良热插拔、出现错误信号等缺陷，又减少了软硬件负担。
15.本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
16.附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：
17.图1是实现主板与次板之间基于i2c总线的通信的常规硬件结构。
18.图2是本发明实施例的用于i2c总线的热插拔保护电路的功能结构示意图；
19.图3是本发明优选的实施例中的热插拔保护电路的功能结构示意图；
20.图4是本发明实施例的示例中的热插拔保护电路的电路图；
21.图5是pmos管具有寄生二极管的示意图；以及
22.图6是本发明实施例的用于i2c总线的热插拔系统的功能结构示意图。
23.附图标记说明
24.100、控制电路；200、上拉电路；300、切断电路；400、cmos反相器；500、esd保护电路；110、定时电路；120、开关电路；130、缓冲电路；210、第一上拉子电路；220、第二上拉子电
路；310、第一断路器；320、第二断路器。
具体实施方式
25.以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。
26.图2是本发明实施例的用于i2c总线的热插拔保护电路的功能结构示意图。该热插拔保护电路适用于图1所示出的i2c设备热插拔的硬件架构，用于保护在主板与次板之间进行的i2c设备的热插拔，特别是针对热插拔过程中涉及关于i2c总线和次板电源vdd的先后插入情况进行保护。
27.如图2所示，所述热插拔保护电路包括控制电路100、上拉电路200和切断电路300，并且所述控制电路100的两个输入端(t1和t2)分别接入i2c总线和所述次板电源vdd，输出端连接所述上拉电路200的第一输入端，所述切断电路300的输入端连接所述次板电源vdd，输出端连接所述上拉电路200的第二输入端，所述上拉电路200的输出端接入所述i2c总线。
28.其中，所述控制电路100被配置为在所述次板电源vdd先插入的情况下，在设定时间导通所述上拉电路200，以通过所述上拉电路200来拉高悬空的i2c总线。所述切断电路300被配置为在所述i2c总线先插入的情况下，切断所述次板电源vdd与所述i2c总线之间通过所述上拉电路200形成的电流流入通路。
29.据此，本发明实施例的热插拔保护电路无需专门的id线和监测装置，能够自动针对i2c总线的插入状态，将悬空总线拉高以及切断i2c总线到次板电源的电流流入通路，从而既解决了热插拔过程中由于插入顺序和上电顺序导致的不良热插拔、出现错误信号等缺陷，又减少了软硬件负担。
30.图3是本发明优选的实施例中的热插拔保护电路的功能结构示意图。如图3所示，在优选的实施例中，所述控制电路100包括在所述次板电源vdd和所述上拉电路200之间依次连接的定时电路110和开关电路120，所述上拉电路200包括并联设置于所述i2c总线和所述切断电路300之间的第一上拉子电路210和第二上拉子电路220，并且所述第一上拉子电路210直接连接所述定时电路110，而所述第二上拉子电路220通过所述开关电路120连接所述定时电路110。
31.其中，所述定时电路110被配置为：在所述次板电源vdd先插入的情况下，在所述设定时间内导通所述第一上拉子电路210和经过所述开关电路120导通所述第二上拉子电路220；以及在所述设定时间之后，断开所述第一上拉子电路210，而驱动所述开关电路维持所述第二上拉子电路220的导通。其中，所述定时电路110可采用常规的例如通过电阻电容组成的定时器电路，所述开关电路120可采用常规的例如通过互锁与非门实现的逻辑电路，而两个上拉子电路例如可通常上拉电阻实现。如此，在本发明优选的实施例中，可通过“定时+逻辑控制+上拉电阻”的方式实现对于悬空的i2c总线的拉高，该实现方式简单且成本较低。
32.更为优选地，所述切断电路300包括连接所述第一上拉子电路210的第一断路器310和连接所述第二上拉子电路220的第二断路器320，且当所述第一上拉子电路210和所述第二上拉子电路220各自具有内部寄生二极管时，所述第一断路器310和所述第二断路器320分别为与对应的寄生二极管形成反向连接的二极管。如此，通过反向连接的二极管直接切断了次板电源vdd与i2c总线之间的电流流入通路，以简单且经济的方式避免了在热插拔
过程中因次板可能未完成上电的vdd将总线误拉低。
33.下面结合图4的示例来介绍图3的优选实施例的具体实现方案。
34.图4是本发明实施例的示例中的热插拔保护电路的电路图。根据图4，所述第一断路器310和所述第二断路器320分别是第一二极管d1和第二二极管d2；所述第一上拉子电路210包括第一电阻r1和第一pmos管m1，所述第一电阻r1的一端连接所述i2c总线，另一端连接所述第一pmos管m1的漏极，所述第一pmos管m1的栅极连接所述定时电路，所述第一pmos管m1的源极经由所述第一二极管d1连接所述次板电源vdd；所述第二上拉子电路220包括第二电阻r2和第二pmos管m2，所述第二电阻r2的一端连接所述i2c总线，另一端连接所述第二pmos管m2的漏极，所述第二pmos管m2的栅极经由所述开关电路120连接所述定时电路110，所述第二pmos管m2的源极经由所述第二二极管d2连接所述次板电源vdd。其中，所述第一二极管d1和所述第二二极管d2的正极接入所述次板电源vdd，负极接入相应的pmos管的源极。
35.进一步地，所述定时电路110包括：第三电阻r3和电容c1，其中所述第三电阻r3一端接入所述次板电源vdd，另一端接入所述电容c1的一端，所述电容c1的另一端接地，并且所述第三电阻r3和所述电容c1之间的连接线上引出该定时电路的输出端。另外，如图4所示，所述开关电路120可采用互锁逻辑门电路(例如图中与非门实现)，且该互锁逻辑门电路的两个输入端(分别记为l1端和l2端)分别接入所述定时电路110的输出端和所述i2c总线，输出端(记为l3端)连接第二上拉子电路220。此外，可以理解的，还可在互锁逻辑门电路的输入输出端搭配缓冲电路130，其例如采用反相器实现。
36.结合该图4，本发明实施例的示例中涉及的i2c总线和次板电源vdd的先后插入顺序对热插拔的影响以及处理方案可具体描述如下。
37.第一，i2c总线插入而次板电源vdd未插入的情形。
38.该情形下，i2c总线端的信号通过第一电阻r1和第一pmos管m1的寄生二极管串联电路至vdd端，而vdd端接入的是电源，表现为低阻抗，该低阻抗会使得i2c总线被拉低。因此，需要切断i2c总线到次板电源vdd的电流流入通路，防止热插拔过程中次板可能未完成上电的vdd将i2c总线误拉低。
39.对此，图4的示例中设置了所述第一二极管d1和所述第二二极管d2，，以切断i2c总线与次板电源vdd之间的电流流入通路。具体地，如图5所示，pmos管的源极与漏极之间形成有寄生二极管，故而在图4的示例中，所述第一二极管d1和所述第二二极管d2与对应的pmos管的寄生二极管呈现背靠背的反向连接，从而使得次板电源vdd和i2c总线之间无通路，进而可避免在i2c总线先插入的情况下，因vdd端的阻抗低而拉低i2c总线。
40.第二，次板电源vdd插入而i2c总线未插入的情形，即i2c总线悬空。
41.该情形下，由于次板电源vdd比i2c总线先插入，会导致次板i2c总线输入为悬空态，而i2c总线是双向通信(即，既是输入又是输出)，从而会产生不确定的输出。
42.针对这种情形，图4的示例中设计了具体的控制电路100和上拉电路200来配合进行解决。其中，部分元器件的参数被配置为：所述第一电阻r1的阻值远小于所述第二电阻r2，优选所述第一电阻r1为1kω电阻，所述第二电阻r2为100kω电阻，第三电阻为1000kω，电容c1为1pf电容。据此，当vdd上电后，第三电阻r3和电容c1形成一个时间常数为1us的定时器，其通过l1端的缓冲电路130产生了一个脉宽约为1us的低电平，使得i2c总线通过1kω电阻通路(即第一上拉子电路210)被上拉，若i2c总线未完成插入，则高阻态的总线被上拉
至高，并且通过反相器400、互锁逻辑门电路的l2端、输出端l3的缓冲器130组成的结构将100kω电阻通路(即第二上拉子电路220)也导通。当1us后，定时器输出恢复为高，1kω电阻上拉被断开，i2c总线继续通过100kω电阻通路被上拉。如此，直到i2c总线插入后的某时刻，主板将总线拉低，并且通过反相器400和互锁逻辑门电路的l2端、输出端l3的缓冲器130组成的结构将100kω电阻通路(即第二上拉子电路220)释放。即，从次板上电时刻开始，本示例的热插拔保护电路检测i2c总线信号，若总线为高阻，则将总线拉至高，直到总线完成插入并被主板拉至低电平后释放，以防止热插拔过程中由于次板的vdd电源管脚(和/或接地管脚)比总线管脚先插入导致的次板总线输入为悬空态而产生不确定的输出。
43.需说明的是，针对第二种情形，若i2c总线比次板电源vdd先完成插入，则该保护不起作用，其原因是由1kω和100kω电阻组成的网络，其上拉能力只能拉高悬空的总线，无法将被置低的总线拉高，因而不会影响i2c总线的正常功能。
44.此外，图4中还有部分便于实现处理来自控制模块的信号的元器件，它们的应用对于本领域技术人员是易于理解的，且与本发明实施例关联较小，故而在此不再进行赘述。
45.另外，出于总线保护的考虑，i2c总线端还可以设置esd(静电放电，electrostatic discharge)保护电路500，以防止esd现象造成电子器件的失效。
46.回到图4，可以看到，即使添加了cmos反相器400和esd保护电路500，与i2c总线相连的电子器件包括：nmos管的漏极，其源极接地；nmos管及pmos管的栅极。易知这些电子器件都不存在从总线到次板vdd的寄生，从而cmos反相器400和esd保护电路500不会异常拉低或拉高总线。
47.综上，该示例提出了一种无需id总线和监测模块便可实现热插拔保护的电路，其在热插拔后检测i2c总线状态，并从两个方面进行热插拔保护，即：一方面，若总线悬空，则将之上拉到电源，而该上拉的能力较弱，不会影响主板将总线拉低；另一方面，若电源后于总线接入，切断了总线到次板电源的电流流入通路，避免总线通过该通路在热插拔过程中被错误拉低。需说明的是，关于接地线gnd的插入顺序对热插拔的影响是与次板电源vdd一致的，故而在此不再进行赘述。
48.本发明实施例还提供一种接口芯片，设置有上述实施例中任意的热插拔保护电路。其中，如图6所示，所述接口芯片设置在次板上。
49.本发实施例还提供一种用于i2c总线的热插拔系统，其结构如图6所示，包括通过i2c总线实现数据通信的主板和次板，且所述次板上设置有上述的接口芯片以及控制模块。其中，关于接口芯片中的热插拔保护电路与所述控制模块的交互可参考图4来进行理解，而控制模块连接所述接口芯片和i2c设备，用于控制关联于所述i2c总线的通信。举例而言，所述控制模块控制所述i2c设备在vdd端和i2c总线端均接入无误时，进行设备上电、设备驱动加载等操作，还可控制i2c总线的初始化和驱动加载等。
50.需说明的是，关于该接口芯片及热插拔系统的更多实施细节及效果，可参考上述关于热插拔保护电路的实施例，在此不再进行赘述。
51.还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括要素的
过程、方法、商品或者设备中还存在另外的相同要素。
52.以上仅为本技术的实施例而已，并不用于限制本技术。对于本领域技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本技术的权利要求范围之内。